Registre 1 et 2 des résidus d'alcool. Registres egais

7.2 Registres de transfert

7.2.1 Registre des événements d'avertissement FIFO (FWEV)

peu 7 RXFIFO3	bit 6 RXFIFO2	peu 5 RXFIFO1	peu 4 -	peu 3 TXFIFO3	peu 2 TXFIFO2	peu 1 TXFIFO1	peu 0 -
RXWARN3-1			Réserve	TXWARN3-1			Réserve
0	0	0	-	0	0	0	-
r			-	r			-

TXWARN. Avertissement de panne de transmission. Réglé sur « 1 » lorsque le point d'extrémité de transmission FIFO correspondant a dépassé la limite définie par le bit TFWL dans le registre TXCx et que la transmission depuis le point d'extrémité correspondant est activée. Ce bit est effacé lorsque la condition d'avertissement est effacée, soit en écrivant de nouvelles données dans le FIFO lorsque le FIFO est effacé, soit à la fin du transfert, comme indiqué par le bit TX_DONE dans le registre TXSx.

RXWARN. Avertissement de violation de réception. Mis à "1" lorsque le point d'extrémité de transmission FIFO correspondant a dépassé la limite définie par le bit RFWL dans le registre EPCx. Ce bit est effacé lorsque la condition d'avertissement est effacée soit en lisant les données du FIFO, soit lorsque le FIFO est effacé.

7.2.2 Registre de masque d'avertissement de violation FIFO (FWMSK)

Lorsque le bit correspondant dans le registre FWEV est défini, WARN est défini dans le registre MAEV. Lorsqu'il est effacé, le bit correspondant dans le registre FWEV ne définit pas WARN.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
Même description de bit que dans le registre FWEV
0	0	0	0	0	0	0	0
r/w

7.2.3 Registre du numéro de trame le plus significatif (FNH)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
MF	UL	RFC	réservé		FN10-8
1	1	0	-		0	0	0
r	r	avec/r	-		r

FN Numéro de cadre. Il s'agit du numéro de trame actuellement reçu dans le dernier paquet SOF. Si un numéro de trame valide n'est pas reçu pendant 12060 bits (longueur de trame maximale, FLMAX) de l'échange précédent, alors le numéro de trame est incrémenté artificiellement. Si deux trames consécutives sont manquantes ou non valides, le FN actuel est "gelé" et chargé avec le numéro de trame du paquet SOF.

Si l'octet de poids faible du numéro de trame a été lu par le micrologiciel avant de lire le registre FNH, l'utilisateur lit en fait le contenu d'un registre tampon qui contient la valeur des trois bits du numéro de trame de ce registre lorsque l'octet de poids faible a été lu. La séquence correcte pour lire le numéro de trame est : FNL, FNH. Les opérations de lecture pour le registre FNH, sans lecture initiale du registre d'octet de poids faible du numéro de trame (FNL), lisent la valeur réelle des trois bits les moins significatifs dans le numéro de trame. A la réinitialisation, FN est mis à "0".

RFC. Réinitialiser le compteur d'images. La définition de ce bit réinitialise le numéro de trame à 0x0000, après quoi ce bit est effacé de lui-même. Ce bit est toujours lu comme "0".

UL. Déverrouiller le drapeau. Ce bit indique qu'au moins deux trames ont été reçues sans le numéro de trame attendu, ou qu'aucun SOF valide n'a été reçu dans le temps de 12060 bits. Si ce bit est défini, le numéro de trame du prochain paquet valide est chargé dans le FN. A la réinitialisation, ce drapeau est mis à "1".

MF. Perte du drapeau SOF. Ce bit est défini lorsque le numéro de trame dans le paquet SOF reçu n'est pas égal à la valeur attendue, ou lorsqu'aucun SOF n'a été reçu dans le temps d'arrivée de 12060 bits. A la réinitialisation, ce drapeau est mis à "1".

7.2.4 Registre de l'octet de poids faible du numéro de trame (FNL)

Ce registre contient l'octet de poids faible du numéro de trame, comme décrit ci-dessus. Pour assurer la cohérence, la lecture de cet octet de poids faible provoque le verrouillage des trois bits du numéro de trame dans le registre FNH pendant la lecture du registre. La séquence correcte pour lire le numéro de trame est : FNL, FNH. A la réinitialisation, FN est mis à "0".

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
FN7-0
0	0	0	0	0	0	0	0
r

7.2.5 Registre d'adresse de fonction (FAR)

Ce registre définit l'adresse fonctionnelle de l'appareil. Différents numéros de points finaux sont définis individuellement via le registre de contrôle des points finaux.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
AD_FR	AD6-0
0	0	0	0	0	0	0	0
r/w	r/w

PUBLICITÉ. Adresse. Ce champ contient une adresse de fonction de 7 bits utilisée pour transmettre et recevoir tous les caractères adressés à l'appareil.

AD_FR. autorisation d'adressage. Lorsque le bit est défini sur "1", les bits AD6-0 sont utilisés dans la comparaison d'adresses (voir la section 6.2 pour plus de détails). Lorsqu'il est effacé, l'appareil ne répond à aucun caractère sur le bus.

Note: Si le bit DEF dans le registre de contrôle de point de contrôle 0 est défini, le point de terminaison 0 répond à l'adresse par défaut.

7.2.6 Registre de contrôle DMA (DMACNTRL)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
TANIÈRE	IGNRXTGL	DTGL	ADMA	DMOD	DSRC2-0
0	0	0	0	0	0	-	0
r/w	r/w	r/w	r/w	r/w	r/w

DSRC. Source DMA. Le champ DMA Source Bits contient une valeur binaire qui spécifie quel point de terminaison, 1 à 6, est disponible pour la prise en charge DMA. Les bits DSRC sont effacés lors de la réinitialisation. Le tableau 7 répertorie les paramètres de bit DSRC.

Tableau 7. Description des bits DSRC

DSRC			Numéro de point de terminaison
2	1	0
0	0	0	1
0	0	1	2
0	1	0	3
0	1	1	4
1	0	0	5
1	0	1	6
1	1	X	réservé

DMOD. Mode DMA. Ce bit détermine quand une demande DMA se produit. S'il est effacé, une demande DMA apparaît lorsque le transfert est terminé. Pour les points d'extrémité de transmission EP1, EP3 et EP5, les données ont été complètement transférées, comme indiqué par le bit TX_DONE (pour remplir le FIFO avec de nouvelles données à envoyer). Pour les points d'extrémité de réception EP2, EP4 et EP6, cela reflète le bit RX_LAST. Lorsque le bit DMOD est activé, une demande DMA se produit lorsque le bit d'avertissement FIFO correspondant est activé. Le bit DMOD est effacé lors de la réinitialisation.

La demande DMA du point d'extrémité émetteur est activée jusqu'à ce que l'état de la demande soit effacé. Si DMOD est défini sur "0", les requêtes DMA se produisent tant que le micrologiciel lit le registre d'état de transmission correspondant (TXSx), effaçant ainsi le bit TX_DONE, ou si le bit TX_LAST dans le registre de commande de transmission (TXCx) installé par logiciel implémenté sur le matériel. Si le bit DMOD est défini sur "1", les demandes DMA se produisent tant que les conditions d'avertissement FIFO sont supprimées, soit en envoyant suffisamment d'octets au point de terminaison, soit si le bit TX_DONE est défini en raison de la transmission.

La demande DMA du point d'extrémité émetteur est activée jusqu'à ce que l'état de la demande soit effacé. Si DMOD est défini sur "0", les requêtes DMA se produisent soit jusqu'à ce que le micrologiciel lise le registre d'état de réception approprié (RXSx), effaçant ainsi le bit RX_LAST, soit si le FIFO devient vide en raison d'un nombre suffisant de cycles de lecture. Si le bit DMOD est défini sur "1", les requêtes DMA sont émises jusqu'à ce que les états d'avertissement de violation FIFO disparaissent, ou si le point de terminaison FIFO devient vide en raison d'un nombre suffisant de cycles de lecture.

Si DMOD est défini sur "0" et que le point de terminaison et le DMA sont activés, une demande DMA se produit tant que le micrologiciel lit le registre TXSx ou RXSx correspondant, effaçant ainsi le bit TX_DONE/RX_LAST. Si le bit DMOD est défini sur "1" et que le point d'extrémité et le DMA sont activés, une demande DMA se produit tant que l'avertissement de violation FIFO indique.

ADMA. DMA automatique. La définition de ce bit active automatiquement le point de terminaison de réception ou de transmission sélectionné. Avant d'activer le mode ADMA, le bit DEN du registre de contrôle DMA (DMACNTRL) doit être effacé. Le mode ADMA fonctionne tant qu'un bit autre que NTGL est défini dans le registre d'événements DMA (DMAEV). Pour initialiser le mode ADMA, tous les bits sauf NTGL dans le registre DMAEV doivent être effacés.

Pour les opérations de réception, le récepteur s'allume automatiquement ; lorsqu'un paquet est reçu, il est transféré via DMA vers la mémoire.

Pour les opérations de transfert, le paquet de données est envoyé via DMA depuis la mémoire ; l'émetteur s'allume automatiquement.

Lorsqu'un appareil passe en mode ADMA, tout état de point de terminaison existant peut être perdu. S'il y a déjà des données dans le FIFO, elles sont rejetées. L'état actuel de RX_EN et TX_EN peut également changer.

L'effacement de l'ADMA fait sortir l'appareil du mode ADMA. Le DEN peut disparaître en même temps ou plus tard. Si en même temps, toutes les opérations DMA s'arrêtent immédiatement et le micrologiciel doit envoyer toutes les données restantes. Si plus tard, l'appareil terminera toute opération DMA en cours avant de quitter le mode ADMA (voir la description du bit DSHL dans le registre DMAEV).

DTGL. Commutateur DMA. Ce bit est utilisé pour déterminer l'état des opérations ADMA pendant l'initialisation. A l'initialisation, le firmware met ce bit à "1" s'il démarre par une opération DATA1 et à "0" s'il démarre par une opération DATA0.

L'écriture de ce bit met également à jour le bit NTGL dans le registre DMAEV.

IGNRXTGL. Ignorer la commutation RX. Si ce bit est activé, la comparaison entre le bit NTGL dans le registre DMAEV et le bit TOGGLE dans le registre RXSx correspondant est ignorée pendant les opérations de réception. Dans ce cas, la non-concordance des deux bits pendant une opération de réception n'arrêtera pas l'opération ADMA. Si ce bit n'est pas défini, alors l'ADMA s'arrête sur une non-concordance de bits. Après un reset, ce bit est mis à "0".

7.2.7 Registre des événements DMA (DMAEV)

Les bits de ce registre sont utilisés en mode ADMA. Les bits 0 à 3 peuvent provoquer une interruption s'ils ne sont pas effacés, même si l'appareil n'a pas défini le mode ADMA. Tant que tous ces bits ne sont pas effacés, le mode ADMA ne peut pas être initialisé. Le mode ADMA se termine automatiquement lorsque l'un de ces bits est défini.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
réservé		NTGL	Réserve	DSIZ	DCNT	DERR	DSHL
-		0	-	0	0	-	0
-		r	-	Vache	Vache	Vache	Vache

DSHL. Arrêt progressif DMA. Ce bit est défini lorsque les opérations ADMA sont arrêtées par le micrologiciel. Ce bit n'est activé qu'une fois que le moteur DMA a terminé toutes les opérations de nettoyage nécessaires et est revenu à l'état inactif. Elle est réalisée dans les conditions suivantes :

Si le bit ADMA est effacé (et que DEN reste activé). Dans ce cas, l'opération en cours se termine. Cela signifie que toutes les données de la FIFO sont transférées en mémoire via DMA. Le bit DSHLT n'est défini qu'après cela. Notez que DEN reste défini et devra peut-être être effacé ultérieurement.

Si DEN est effacé (ADMA peut soit rester activé, soit être effacé en même temps). Cela arrête toutes les opérations DMA et définit immédiatement le bit DSHLT. Si ces données sont en FIFO, alors elles sont stockées mais pas transmises.

Si le micrologiciel essaie de lire, écrivez les registres EPCx, TXCx, RXCx, TXCx ou RXSx appropriés (lorsque DEN et ADMA dans le registre DMACNTRL sont tous deux définis). Cela arrête toutes les opérations DMA et définit immédiatement le bit DSHLT. Une opération de lecture ou d'écriture n'a aucun effet.

DERR. Erreur DMA. Ce bit est défini pour indiquer qu'un paquet a été reçu ou envoyé de manière incorrecte. Il est également défini si le bit TOGGLE dans le registre RXSx/TXSx n'est pas égal au bit NTGL dans le registre DMAEV après qu'un paquet a été envoyé/reçu. (Notez que cette comparaison est effectuée avant que l'état du bit NTGL ne change en raison de la transmission de paquets).

Pour la réception, DERR est équivalent à RX_ERR. Pour la transmission, il est équivalent à TX_DONE (set) et ACK_STAT (non set). Si le bit AEH dans le registre de compteur d'erreurs DMA (DMAERR) est activé, alors DERR ne sera pas activé tant que le DMAERRCNT dans le registre DMAERR n'est pas effacé et qu'une autre erreur est détectée. Les erreurs sont gérées comme défini dans le registre DMAERR.

DCNT. Compteur DMA. Ce bit est défini lorsque le registre du compteur DMA (DMACNT) est "0" (voir registre DMACNT).

DSIZ. Taille DMA. Ce bit n'est pertinent que pour les opérations de réception DMA. Il indique que le paquet reçu est inférieur à la longueur totale du FIFO. Il montre généralement la fin d'un grand nombre de transmissions en rafale.

NTGL. commutateur suivant. Ce bit détermine l'état de commutation lors de l'envoi du prochain paquet de données (en cas d'envoi) ou l'état de commutation lors de l'attente du prochain paquet de données (en cas de réception). Ce bit est initialisé en écrivant le bit DTGL dans le registre DMACNTRL. Il change ensuite d'état chaque fois qu'un paquet est envoyé ou reçu sur le point de terminaison actuellement sélectionné par DSRC2-0. Si une opération d'écriture DTGL se produit en même temps qu'une opération de mise à jour de bit, alors l'opération d'écriture est prioritaire.

Si une transmission est en cours pendant les opérations ADMA, alors le bit DTGL écrase le bit TOGGLE correspondant dans le registre TXCx. Cela garantit des données de commutation correctes sur l'USB.

Notez qu'il n'y a pas de bits de masque correspondants pour ces événements car ils ne sont pas utilisés pour générer une interruption.

7.2.8 Registre de masque DMA (DMAMSK)

Tout bit mis à "1" dans ce registre positionne automatiquement le bit DMA dans le registre ALTEV lorsque l'événement correspondant se produit dans le registre DMAEV. Sinon, la définition du bit DMA est désactivée. Description des bits 0…3, voir registre DMAEV.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
				DSIZ	DCNT	DERR	DSHL
-				0	0	-	0
-				r/w	r/w	r/w	r/w

7.2.9 Registre miroir (MIR)

Ce registre est en lecture seule. La simple lecture ne change pas l'état du registre TXSx ou RXSx, le firmware est libre de vérifier l'état du canal.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
STAT
-
r

STAT.État. Ce champ reflète les bits d'état de l'émetteur ou du récepteur sélectionné dans le champ DSRC2-0 du registre DMACNTRL (DMA n'a pas besoin d'être actif ou activé). Il correspond à TXSx ou RXSx.

7.2.10 Registre de compteur DMA (DMACNT)

Ce registre spécifie le nombre maximum défini pour les opérations ADMA.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
AEH	DMAERRCNT
0	0	0	0	0	0	-	0
r/w	r/w

DCOUNT. Compteur DMA. Ce champ est décrémenté à la fin d'une opération DMA jusqu'à ce qu'il devienne 0. Le bit DCNT dans le registre d'événements DMA est alors établi uniquement lorsque l'opération DMA suivante est terminée avec succès. Ce registre ne perd pas sa signification.

Pour les opérations de réception, ce compteur est décrémenté lorsqu'un paquet est reçu avec succès, puis transféré en mémoire via DMA.

Pour les opérations de transfert, ce compteur est décrémenté lorsqu'un paquet est transféré depuis la mémoire via DMA puis envoyé avec succès.

DCOUNT doit être défini comme suit : DCOUNT = (N° de paquet à envoyer) -1

Si une opération d'écriture DMACNT se produit en même temps qu'une opération de décrémentation, l'opération d'écriture est prioritaire.

7.2.11 Registre d'erreurs DMA (DMAERR)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
FHT	SHO	WKMODE	Réserve	ENUC	ENUSB	PNDUC	PNDUSB
0	0	0	-	1	1	1	1
avec/r0	avec/r	avec/r	-	avec/r	avec/r	Vache	Vache

DMAERRCNT. Compteur d'erreurs DMA. Conjointement avec la capacité de gestion des erreurs arithmétiques, ce compteur détermine le nombre maximal d'erreurs de bus consécutives avant l'arrêt du mode ADMA. Le micrologiciel peut régler le compteur 7 bits sur une valeur prédéfinie. Après le démarrage de l'ADMA, le compteur est décrémenté de 1 à partir de la valeur prédéfinie chaque fois qu'une erreur de bus est détectée. Chaque transition réussie réinitialise le compteur à la valeur prédéfinie. Lorsque le mode ADMA est arrêté, le compteur est également remis à la valeur prédéfinie.

Si le compteur atteint 0 et qu'un autre paquet erroné est détecté, le bit DERR dans le registre d'événements DMA est activé. Détails dans la section 7.2.7. Ce registre ne perd pas sa signification.

DMAERRCNT doit être défini comme suit : DMAERRCNT = 3D (Nombre maximal de tentatives d'envoi) - 1

L'accès en écriture à ce registre n'est possible que lorsque l'ADMA est inactif. Sinon, il est ignoré. La lecture de ce registre alors que l'ADMA est actif renvoie la valeur actuelle du compteur. La lecture d'un registre lorsque l'ADMA est inactif renvoie la valeur prédéfinie. Le compteur n'est décrémenté que si AEH est activé (gestion automatique des erreurs activée).

Gestion automatique des erreurs. Ce bit a deux significations différentes selon le mode de transition en cours :

Mode non isochrone

Ce mode est utilisé pour les transferts, les interruptions et le contrôle de grands tableaux. Le réglage de AEH dans ce mode permet le traitement automatique des paquets contenant des CRC ou des erreurs de correspondance de bits.

Si ce bit est défini pendant les opérations de transmission, l'appareil recharge automatiquement le FIFO et réorganise la file d'attente de paquets pour laquelle le contrôleur principal n'a pas renvoyé d'ACK. Si ce bit est effacé, la gestion automatique des erreurs est désactivée.

Si ce bit est activé pendant les opérations de réception, alors un paquet reçu avec erreur (comme défini par la description du bit DERR dans le registre DMAEV) est automatiquement effacé du FIFO afin de réacquérir ce paquet. Si ce bit est effacé, la gestion automatique des erreurs est désactivée.

Mode isochrone

La définition de ce bit permet à l'équipement d'ignorer les paquets reçus avec des erreurs (comme défini par la description du bit DERR dans le registre DMAEV).

Si ce bit est défini pendant les opérations de réception, l'appareil efface et réinitialise automatiquement le FIFO pour recevoir le paquet suivant. Le paquet erroné est ignoré et n'est pas transmis via DMA. Si ce bit est effacé, la gestion automatique des erreurs est désactivée.

7.2.12 Activer le registre (WKUP)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
DÉCROCHAGE	DÉF	réservé		EP3-0
0	0	-	0	0	0	0	0
r/w	r/w	-		r; matériel à "0"

PNDUSB. Activation USB attendue. Ce bit indique que cet appareil sera alimenté par l'activité USB. Il envoie également un signal de demande d'interruption de réveil. Le bit PNDUSB doit être effacé par le contrôleur principal avec une entrée "0". Une réinitialisation matérielle définit ce bit.

PNDUC. Attendre que le microcontrôleur s'allume. Ce bit indique que l'appareil sera allumé à la demande du microcontrôleur. Il envoie également un signal de demande d'interruption de réveil. Le bit PNDUC doit être effacé par le contrôleur principal avec une entrée "0". Une réinitialisation matérielle définit ce bit.

FRUSB. Résolution USB. Lorsqu'il est défini sur "1", ce bit permet à l'appareil de s'allumer lorsqu'une activité USB est détectée.

ENUC. résolution du microcontrôleur. A l'état "1", ce bit permet de mettre l'appareil sous tension lorsque le microcontrôleur accède à l'appareil.

WKMODE. Activer le mode. Ce bit sélectionne l'intervalle après lequel le dispositif génère une interruption de mise sous tension (si activé) lorsqu'un événement de mise sous tension se produit, comme indiqué ci-dessous :

0 - Génère une interruption de mise en marche immédiate

1 - Génère une interruption d'activation après un délai d'activation

HOS. Arrêt suspendu. Lorsque ce bit est défini, l'appareil passe en mode Halt dès qu'il passe à l'état suspendu. Écrire "1" à l'état suspendu n'a aucun effet.

FHT. Arrêt forcé. Lorsque l'hôte n'est pas connecté (NAT dans le registre MCNTRL est défini sur "0"), la définition de ce bit met l'hôte en mode Halt. Lorsque l'hôte est connecté (NAT à "1"), l'entrée "1" est ignorée.

7.2.13 Registre de contrôle de point final 0 (EPC0)

Ce registre contrôle le point final 0.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
Réserve	ACK_STAT	TX_DONE	TCOUNT4-0
-	0	0	0	0	0	0	0
-	CdR	CdR	r

ép. point final. Ce champ contient l'adresse du point de terminaison 4 bits. Pour le point de terminaison 0, ces bits sont définis sur 0000b par le matériel.

DÉF. Adresse par défaut. Lorsque le bit est défini, l'appareil répond à l'adresse par défaut, quel que soit le contenu des champs FAR6-0/EP03-0. Lorsqu'un caractère IN est envoyé pour un point de terminaison, le bit DEF est automatiquement effacé.

Ce bit aide à la transition de l'adresse par défaut à l'adresse attribuée. Le saut de l'adresse par défaut 00000000000b à l'adresse spécifiée lors de la numérotation du bus peut échouer au milieu de la séquence d'échappement SET_ADDRESS. Ceci est nécessaire pour terminer la séquence de contrôle. Cependant, l'adresse doit être changée immédiatement après la fin de cette séquence afin d'éviter des erreurs lorsqu'une autre séquence d'échappement suit immédiatement la commande SET_ADRESS.

Lors de la réinitialisation USB, le micrologiciel dispose de 10 ms pour s'installer et doit écrire 0x80 dans le registre FAR et 0x00 dans le registre EPC0. A la réception de la commande SET_ADRESS, le firmware doit écrire 0x40 dans le registre EPC0 et 0x80 dans le registre FAR.

DÉCROCHAGE.

1. - La FIFO de transmission est activée et un caractère IN est reçu.

2. - Réception FIFO activée et caractère OUT reçu.

Note:

Lors de la transmission d'un accusé de réception du signal STALL, les bits RX_LAST et TX_DONE dans les registres d'état d'émission/réception correspondants sont définis.

7.2.14 Registre d'état de transmission 0 (TXS0)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
réservé			IGN_IN	AFFLEURER	BASCULER	Réserve	TX_FR
-	0	0	0	0	0	-	0
-			r/w	r/w HW	r/w	-	r/w HW

TCOUNT. Compteur de transfert. Ce bit indique le nombre d'octets vides disponibles dans la FIFO. Ce champ ne dépasse jamais 8 pour le point de terminaison 0.

TX_DONE. Transfert terminé. Lorsque le bit est défini, il indique que le paquet entier a été transmis. Il est effacé lorsque ce registre est lu.

ACK_STAT. Statut d'accusé de réception. Ce bit indique l'état, reçu du contrôleur principal, d'un accusé de réception d'un paquet envoyé précédemment. Ce bit est interprété lorsque TX_DONE est mis à "1". Il est défini lorsqu'un accusé de réception est reçu ; sinon, il reste purifié. Ce bit est également effacé lorsque ce registre est lu.

7.2.15 Registre de commande de transmission 0 (TXC0)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
réservé			IGN_IN	AFFLEURER	BASCULER	Réserve	TX_FR
-	0	0	0	0	0	-	0
-			r/w	r/w HW	r/w	-	r/w HW

TX_FR. Autorisation de transfert. Ce bit permet le transfert de données depuis la FIFO. Il est effacé par la puce après la transmission d'un seul paquet, ou l'accusé de réception STALL, en réponse au caractère IN. Il doit être défini par le micrologiciel pour commencer à transmettre le paquet. Le bit RX_EN dans le registre de commande de réception 0 (RXC0) remplace ce bit ; parce que si RX_EN est défini, alors le bit TX_EN est ignoré jusqu'à ce que RX_EN soit effacé.

Les paquets de longueur nulle sont affichés lorsque ce bit est défini sans qu'aucune donnée FIFO ne soit écrite.

BASCULER.

AFFLEURER. L'écriture d'un 1 sur ce bit efface toutes les données du FIFO du point de contrôle de contrôle, réinitialise le point de terminaison à l'état inactif, efface les pointeurs de lecture et d'écriture du FIFO, puis s'efface lui-même. Si le point de terminaison utilise actuellement FIFO0 pour transférer des données vers USB, le vidage est retardé jusqu'à ce que le transfert soit terminé. Ce bit est effacé lors de la réinitialisation. Il est équivalent au bit FLUSH du registre RXC0.

IGN_IN. Ignorer le caractère IN. Lorsque ce bit est activé, le point d'extrémité ignorera tout caractère IN dirigé vers son adresse configurée.

7.2.16 Transmettre le registre de données 0 (TXD0)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
TXFD
-
r/w

TXFD. Transfert de l'octet de données FIFO. Pour une description de la gestion des données, voir "Opérations bidirectionnelles du point d'extrémité de gestion FIFO0" au paragraphe 6.2.2.

Le micrologiciel s'attend à ce que seul le paquet de données utile soit écrit. PID et CRC16 sont générés automatiquement.

7.2.17 Registre d'état de réception 0 (RXS0)

Il s'agit du registre d'état de réception pour le point d'extrémité de contrôle bidirectionnel 0. Pour recevoir un paquet SETUP après avoir reçu un paquet OUT/SETUP de longueur nulle, il existe deux copies matérielles de ce registre. L'un contient l'état de réception d'un paquet de longueur nulle et l'autre contient l'état du prochain paquet SETUP avec des données. Si une rafale de longueur nulle suit une rafale SETUP, alors la première lecture de ce registre indique l'état de la rafale de longueur nulle (avec RX_LAST mis à "1" et RCOUNT mis à "0"), et la deuxième lecture montre le statut de la rafale SETUP.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
Réserve	INSTALLATION	BASCULER	RX_LAST	RCOUNT3-0
-	0	0	0	0	0	0	0
-	CdR	CdR	CdR	r

RCOUNT. Comptoir de réception. Ce bit indique le nombre d'octets présents dans le RX FIFO. Ce champ ne dépasse jamais 8 pour le point de terminaison 0.

RX_DERNIER.

BASCULER. Ce bit détermine l'utilisation du PID lors de la transmission d'un paquet. Une valeur de "0" génère un PID DATA0 et une valeur de "1" génère un PID DATA1. Ce bit n'est pas modifié par le matériel.

INSTALLATION. Ce bit indique qu'un package d'installation a été reçu. Ce bit est inchangé pour un paquet de longueur nulle. Ce bit est effacé lorsque ce registre est lu.

7.2.18 Registre de commande de réception 0 (RXC0)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
réservé				AFFLEURER	IGN_SETUP	IGN_OUT	RX_FR
-				0	0	0	0
-				r/w	r/w	r/w	r/w HW

RX_FR. Autorisation d'acceptation. La réception d'un caractère OUT est désactivée après la réception de chaque paquet de données ou lorsqu'un accusé de réception STALL est renvoyé en réponse à un caractère OUT. Les paquets de longueur nulle sont affichés lorsque ce bit est défini sans qu'aucune donnée FIFO ne soit écrite. Un "1" doit être écrit sur ce bit pour réactiver la réception des données. La réception d'un paquet SETUP est toujours autorisée. Dans le cas de paquets SETUP aller-retour (pour un point d'extrémité donné) où un paquet SETUP valide est reçu avec d'autres caractères non SETUP, le contrôleur de point d'extrémité rejette le nouveau paquet SETUP et renvoie un ACK. Cela permet une récupération à partir d'un état où l'ACK du premier caractère SETUP a été perdu par le contrôleur principal.

AFFLEURER. L'écriture d'un 1 sur ce bit efface toutes les données du FIFO du point de contrôle de contrôle, réinitialise le point de terminaison à l'état inactif, efface les pointeurs de lecture et d'écriture du FIFO, puis s'efface lui-même. Si le point de terminaison utilise actuellement FIFO0 pour transférer des données vers USB, le vidage est retardé jusqu'à ce que le transfert soit terminé. Ce bit est effacé lors de la réinitialisation. Il est équivalent au bit FLUSH du registre TXC0.

IGN_OUT. Ignorez le caractère OUT. Lorsque ce bit est défini, le point de terminaison ignorera tout caractère OUT dirigé vers son adresse configurée.

IGN_SETUP.

7.2.19 Transmettre le registre de données 0 (RXD0)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
RXFD
-
r/w

RXFD. Recevez un octet de données FIFO. Pour une description de la gestion des données, voir "Opérations bidirectionnelles du point d'extrémité de gestion FIFO0" au paragraphe 6.2.2.

Le micrologiciel s'attend uniquement à lire un paquet de données utile. PID et CRC16 sont automatiquement supprimés du flux de données entrant.

7.2.20 Registre de contrôle de point final 0 (EPC1…EPC6)

Chaque point d'extrémité unidirectionnel a un registre EPCx avec les bits décrits ci-dessous.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
DÉCROCHAGE	réserve	ISO	EP_FR	EP3-0
0	-	0	0	0	0	0	0
r/w	-	r/w	r/w	r/w

ép. point final. Ce champ contient l'adresse du point de terminaison 4 bits.

EP_FR. Résolution des points finaux. Lorsque ce bit est défini, le champ EP3-0 est utilisé pour la comparaison d'adresse, conjointement avec le champ AD6-0 dans le registre FAR. Description au point 6.2. Lorsqu'elle est désactivée, le point de terminaison ne répond à aucun caractère sur le bus USB.

Note: AD_EN dans le registre FAR permet la comparaison de l'adresse globale de l'appareil. S'il est effacé, l'appareil ne répond à aucune adresse, quel que soit l'état de EP_EN.

ISO. Isochrone. Lorsque ce bit est mis à "1", le point final est isochrone. Cela suppose qu'un NAK est envoyé si le point de terminaison n'est pas prêt mais autorisé ; parce que si un caractère IN est reçu et qu'il n'y a pas de données disponibles dans la FIFO pour la transmission, ou si un caractère OUT est reçu et que la FIFO est pleine, alors il n'y a pas de prise de contact USB pour le transfert isochrone.

DÉCROCHAGE. La définition de ce bit entraîne la génération par la puce d'accusés de réception de signal STALL dans les conditions suivantes :

3. La FIFO de transmission est activée et un symbole IN est reçu.

4. La FIFO de réception est activée et un caractère OUT est reçu.
Note: Le symbole SETUP n'entraîne pas la génération d'un signal STALL lorsque ce bit est activé.

7.2.21 Registre d'état de transmission X (TXS1, TXS2, TXS3)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
TX_URUN	ACK_STAT	TX_DONE	TCOUNT4-0
0	0	0	0	0	0	0	0
CdR	CdR	CdR	r

TCOUNT. Compteur de transfert. Ce bit indique le nombre d'octets vides disponibles dans la FIFO. Si ce nombre est supérieur à 31, une valeur de 31 est signalée.

TX_DONE. Transfert terminé. Lorsque le bit est défini, il indique que le point de terminaison a répondu au paquet USB. Trois conditions peuvent entraîner l'activation du bit :

1. Le paquet de données complet a été envoyé en réponse à un caractère IN avec une opération non ISO.

2. Le point de terminaison a envoyé un accusé de réception en réponse au caractère IN.

3. Le service programmé d'une trame ISO a été envoyé ou rejeté.
Ce bit est effacé lorsque ce registre est lu.

ACK_STAT. Statut d'accusé de réception. Ce bit est interprété lorsque TX_DONE est activé.

Pour les opérations non ISO, ce bit indique l'état de l'accusé de réception (du contrôleur principal) de l'ACK pour un paquet envoyé précédemment. Ce bit est défini lui-même lorsqu'un ACK est reçu ; sinon, il est effacé.

Pour les opérations ISO, ce bit est activé si une comparaison de l'octet de poids faible du numéro de trame (voir "IGN_ISOMSK" au paragraphe 7.2.22) a eu lieu et que des données ont été envoyées en réponse à un caractère IN. Sinon, ce bit est effacé, le FIFO est effacé et TX_DONE est défini.

Ce bit est également effacé lorsque ce registre est lu.

TX_URUN. Arrêt anticipé du FIFO émetteur. Ce bit est défini si la FIFO de transmission devient vide pendant la transmission et qu'aucune nouvelle donnée n'a été écrite dans la FIFO. Si tel est le cas, le contrôleur de couche d'architecture réseau (MAC) émet une erreur de correspondance de bits après EOP. Ce bit est réinitialisé lorsque ce registre est lu.

7.2.22 Envoyer le registre de commande X (TXC1, TXC2, TXC3)

Chaque point d'extrémité de transmission (1, 3 et 5) a un registre de commande de transmission avec les bits décrits ci-dessous.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
IGN_ISOMSK	TFWL1-0		RFF	AFFLEURER	BASCULER	DERNIER	TX_FR
0	0	0	0	0	0	0	0
r/w	r/w		r/w HW	r/w HW	r/w	r/w HW	r/w HW

TX_FR. Autorisation de transfert. Ce bit permet le transfert de données depuis la FIFO. Il est effacé par la puce après la transmission d'un seul paquet, ou l'accusé de réception STALL, en réponse au caractère IN. Il doit être défini par le micrologiciel pour commencer à transmettre le paquet.

DERNIER. La définition de ce bit indique que le paquet d'entrée a été écrit dans la FIFO. Ceci est utilisé pour entrer le flux de données dans le FIFO pendant que la transmission réelle est en cours. Si le LAST bit n'est pas défini et que la FIFO de transmission devient vide pendant la transmission, alors un EOP est suivi d'une erreur de correspondance de bit de bus. Les paquets de longueur nulle sont indiqués en définissant ce bit, sans écrire de données dans la FIFO.

BASCULER. Le fonctionnement de ce bit diffère selon que des opérations ISO ou non ISO sont utilisées.

Pour les opérations non ISO, il spécifie l'utilisation du PID lors de la transmission du paquet. Une valeur de "0" génère un PID DATA0 et une valeur de "1" génère un PID DATA1. Ce bit n'est pas modifié par le matériel.

Pour les opérations ISO, ce bit et les bits de poids faible du compteur de trames (FNL0) agissent comme le maximum pour que le bit TX_EN applique un séquencement de rafale à des numéros de trame spéciaux ; parce que la transmission n'est possible que si le bit 0 du registre FNL est réglé sur TOGGLE. Si le symbole IN n'est pas reçu alors que cette condition est vraie, alors le contenu du FIFO est effacé avec le SOF suivant. Si le point final est défini sur ISO, les données sont toujours transférées avec le PID DATA0.

Ce bit n'est pas modifié par le matériel.

AFFLEURER. L'écriture d'un 1 sur ce bit efface toutes les données de la FIFO de transmission correspondante, réinitialise le point d'extrémité à l'état inactif et efface les pointeurs FIFO de lecture et d'écriture. Si le contrôleur de couche d'architecture réseau (MAC) utilise actuellement FIFO0 pour le transfert de données, les données sont effacées lorsque le transfert est terminé. Après avoir effacé les données, ce bit est réinitialisé par le matériel.

RFF. Recharge FIFO. La définition du bit LAST met automatiquement en mémoire tampon le pointeur de lecture de transmission (TXRP). Lorsque le bit RFF est défini, le TXRP tamponné est rechargé dans TXRP. Cela permet à l'utilisateur de répéter la dernière transition si aucun ACK n'a été reçu du contrôleur principal. Si un contrôleur d'architecture de réseau (MAC) utilise actuellement un transfert FIFO, TXRP n'est réinitialisé que lorsque le transfert est terminé. Après un redémarrage, ce bit est réinitialisé par le matériel.

TFWL. Transmission de la limite d'avertissement de violation FIFO. Ces bits déterminent le nombre d'octets pouvant être transférés depuis la FIFO correspondante avant qu'une condition d'abandon ne se produise. Si le nombre d'octets restant dans le FIFO est égal ou inférieur à la limite sélectionnée à laquelle un avertissement de violation se produit, alors le bit TXWARN dans le registre FWEV est défini. Pour éviter les interruptions causées par l'activation de ce bit (lors du remplissage de la FIFO avant le démarrage d'une transmission), le bit TXWARN n'est activé que lorsque la transmission depuis le point d'extrémité est activée (TX_ENx est activé dans le registre TXCx). Voir tableau 8.

Tableau 8. Définition de la limite d'avertissement de violation FIFO de transmission

IGN_ISOMSK. Ignorer le masque ISO. Ce bit n'est effectif que si le point de terminaison est défini pour être isochrone. Si le bit est activé, il désactive le blocage de certains numéros de trame avec la fonction d'entrelacement du bit TOGGLE.Ainsi, les données sont transmises à la réception du caractère IN suivant. Si le bit est à 0, les données sont transmises lorsque FNL0 est égal à TOGGLE. Ce bit est effacé lors de la réinitialisation.

7.2.23 Registre de données de transmission X (TXD1, TXD2, TXD3)

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
TXFD
-
w

TXFD. Transfert d'octets de données FIFO. Pour une description du traitement des données de point de terminaison FIFO, voir "Transmit Endpoint Operations (TXFIFO1, TXFIFO2, TXFIFO3)" dans la section 6.2.2. Le micrologiciel s'attend à ce que seul le paquet de données utile soit écrit. PID et CRC16 sont automatiquement insérés dans le flux de données entrant.

7.2.24 Registre d'état de réception X (RXS1, RXS2, RXS3)

Chaque canal du point d'extrémité de réception (2, 4 et 6) a un registre d'état de réception avec les bits définis ci-dessous. Pour recevoir un paquet SETUP après avoir reçu un paquet OUT de longueur nulle, il existe deux copies matérielles de ce registre. L'un contient l'état de réception d'un paquet de longueur nulle et l'autre contient l'état du prochain paquet SETUP avec des données. Si un paquet de longueur nulle suit un paquet SETUP, alors la première lecture de ce registre indique l'état du paquet de longueur nulle, et la deuxième lecture indique l'état du paquet SETUP.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
RE_ERR	INSTALLATION	BASCULER	RX_LAST	RCOUNT3-0
0	0	0	0	0	0	0	0
CdR	CdR	CoR HW	CdR	r

RCOUNT. Comptoir de réception. Ce bit indique le nombre d'octets présents dans le point de terminaison FIFO de réception. Ce champ ne dépasse jamais la valeur 15, pour le point de terminaison 0.

RX_DERNIER. Derniers octets reçus. Indique qu'un ACK a été envoyé à la fin d'une opération de réception réussie. Il est effacé lorsque ce registre est lu.

BASCULER. Le fonctionnement de ce bit diffère selon qu'une opération ISO ou non ISO est utilisée.

Pour les opérations non ISO, une valeur de "0" indique qu'un paquet avec un PID DATA0 a été reçu avec succès, et une valeur de "1" que le paquet a un PID DATA1.

Pour les opérations ISO, ce bit est indiqué par les bits de poids faible du compteur de trames (FNL0) après une réception réussie pour ce point d'extrémité.

Ce bit est remis à "0" lors de la lecture du registre RXSx.

INSTALLATION. Ce bit indique qu'un package d'installation a été reçu. Ce bit est effacé lorsque ce registre est lu.

RX_ERR. Erreur de réception. Lorsque le bit est défini, il indique une erreur de couche réseau telle qu'une erreur de correspondance de bit ou un CRC. Si ce bit est activé, le micrologiciel doit effacer le FIFO correspondant.

7.2.25 Registre de commande de réception X (RXC1, RXC2, RXC3)

Chacun des points d'extrémité de réception (2, 4 et 6) a un registre de commande de réception avec les bits décrits ci-dessous.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
Réserve	RFWL			Réserve	AFFLEURER	IGN_SETUP	Réserve	RX_FR
-	0	0	-	0	0	-	0
-	r/w			-	r/w	r/w	-	r/w

RX_FR. Autorisation d'acceptation. La réception d'un caractère OUT est désactivée après la réception de chaque paquet de données ou lorsqu'un accusé de réception STALL est renvoyé en réponse à un caractère OUT. Un "1" doit être écrit sur ce bit pour réactiver la réception des données. La réception d'un paquet SETUP est toujours autorisée. Dans le cas de paquets SETUP aller-retour (pour un point d'extrémité donné), où un paquet SETUP valide est reçu avec d'autres caractères non SETUP, le point d'extrémité récepteur rejette le nouveau paquet SETUP et renvoie un ACK. Si, dans n'importe quel autre cas, la machine d'état de réception ne peut pas accepter le paquet SETUP, alors aucun HANDSHAKE ne peut être généré.

IGN_SETUP. Ignorer le caractère SETUP. Lorsque ce bit est défini, le point d'extrémité ignorera tout caractère SETUP adressé à son adresse configurée.

AFFLEURER. L'écriture d'un 1 sur ce bit efface toutes les données du point de contrôle de contrôle FIFO, réinitialise le point de terminaison à l'état inactif et efface les pointeurs de lecture et d'écriture FIFO. Si le contrôleur de couche d'architecture réseau (MAC) utilise actuellement FIFO0 pour recevoir des données, le vidage est retardé jusqu'à la fin de la réception.

RFWL1-0. Recevoir la limite d'avertissement de violation FIFO. Ces bits déterminent combien d'octets peuvent être reçus du FIFO correspondant avant qu'une condition d'abandon ne se produise. Si le nombre d'octets vides restant dans le FIFO est égal ou inférieur à la limite sélectionnée à laquelle un avertissement de violation se produit, alors le bit RXWARN dans le registre FWEV est défini.

Tableau 9. Définition de la limite d'avertissement de violation FIFO de réception

7.2.26 Registre de données de transmission X (RXD1, RXD2, RXD3)

Chacun des trois points d'extrémité de réception FIFO a un registre de données de réception avec les bits décrits ci-dessous.

peu 7	bit 6	peu 5	peu 4	peu 3	peu 2	peu 1	peu 0
RXFD
-
r/w

RXFD. Recevez un octet de données FIFO. Pour une description du traitement des données de point de terminaison FIFO, voir "Opérations de réception de point de terminaison (RXFIFO1, RXFIFO2, RXFIFO3)" dans la section 6.2.2.

Le micrologiciel s'attend uniquement à lire un paquet de données utile. PID et CRC16 sont interrompus par la machine d'état de réception.

7.3 Placement des registres

Le tableau 10 répertorie tous les registres de périphérique, leurs adresses et leur abréviation.

Tableau 10. Carte mémoire USB N9603/4

Adresse	Registre mnémonique	Nom du registre
0x00	MCNTRL	Quartier général
0x01	CCONF	Configuration de l'horloge
0x02	réservé
0x03	DÉBARRASSER	ID de modification
0x04	LOIN	Adresse fonctionnelle
0x05	NFSR	État fonctionnel du nœud
0x06	MAEV	Événement principal
0x07	MAMSK	Masque principal
0x08	ALTEV	Événement d'entrelacement
0x09	ALTMSK	Masque d'entrelacement
0x0A	TXEV	Événement de transfert
0x0B	TXMSK	Masque de transfert
0x0C	RXEV	Recevoir l'événement
0x0D	RXMSK	Recevoir un masque
0x0E	NAKEV	Événement NAK
0x0F	NAKMSK	Masque NAK
0x10	FWEV	Événement d'avertissement de violation FIFO
0x11	FWMSK	Masque d'avertissement FIFO
0x12	FNH	Octet de poids fort du numéro de trame
0x13	FNL	Octet de poids faible du numéro de trame
0x14	DMACNTRL	Gestion DMA
0x15	DMAEV	Événement DMA
0x16	DMAMSK	Masque DMA
0x17	MIR	Miroir
0x18	DMACNT	Compteur DMA
0x19	DMAERR	Compteur d'erreurs DMA
0x1A	réservé
0x1B	WKUP	Inclusion
0x1C - 0x1F	réservé
0x20	EPC0	Gestion des terminaux 0
0x21	TXD0	Transfert de données 0
0x22	TXS0	État de transfert 0
0x23	TXC0	Envoyer la commande 0
0x24	réservé
0x25	RXD0	Réception des données 0
0x26	RXS0	Recevoir l'état 0
0x27	RXC0	Recevoir la commande 0
0x28	CPE1	Gestion des terminaux 1
0x29	TXD1	Transfert de données 1
0x2A	TXS1	État de transfert 1
0x2B	TXC1	Envoyer la commande 1
0x2C	CPE2	Gestion des terminaux 2
0x2D	RXD1	Recevoir des données 1
0x2E	RXS1	Recevoir l'état 1
0x2F	RXC1	Recevoir la commande 1
0x30	EPC3	Gestion du point de terminaison 3
0x31	TXD2	Transfert de données 2
0x32	TXS2	État de transfert 2
0x33	TXC2	Commande de transfert 2
0x34	CPE4	Gestion du point final 4
0x35	RXD2	Recevoir des données 2
0x36	RXS2	Réception état 2
0x37	RXC2	Recevoir la commande 2
0x38	EPC5	Gestion du point final 5
0x39	TXD3	Transfert de données 3
0x3A	TXS3	État de transfert 3
0x3B	TXC3	Commande de transfert 3
0x3C	EPC6	Gestion des terminaux 6

La comptabilisation des produits dans EGAIS est effectuée en référence aux formulaires d'enregistrement spécifiques 1 et 2. Les formulaires d'enregistrement indiqués caractérisent les marchandises et correspondent à chaque article individuel de la facture électronique.

Dans "1C : UNF" les formulaires d'inscription correspondent aux éléments des annuaires Références au TTN dans le formulaire 1 Et Références au TTN dans le formulaire 2.

Dans le registre n° 1, les produits sont stockés par lots dans le contexte de la référence 1 et de la référence 2. Dans le registre n° 2 - dans le contexte du nom de l'alcool et du fabricant/importateur. Dans le registre n ° 3 - dans le cadre de la référence 2 et des identifiants numériques.

Ces références sont chargées automatiquement avec les documents Vestiges d'EGAIS, Le fait de mettre sur le solde d'EGAIS Et Connaissement EGAIS (entrant) lors d'un échange avec EGAIS.

Il est également possible de télécharger les certificats par leur numéro dans le formulaire de sélection de certificat (commande Demander de l'aide).

Unités de stockage des soldes dans EGAIS

Dans les rapports reçus d'EGAIS, il convient de prendre en compte les unités dans lesquelles les produits sont stockés dans EGAIS - en morceaux (si les produits sont emballés, emballés) ou en décalitres (s'ils ne sont pas emballés).

Type de produit dans EGAIS - emballé ou non emballé– déterminé par le fournisseur lors de l'envoi des informations. En "1C : UNF" il peut être visualisé dans l'élément correspondant du répertoire Classificateur de produits alcoolisés.

Le volume d'une unité de conditionnement de production ou de transport de produits à la pression en décalitres est fixé dans l'élément répertoire Nomenclature.

Pour rapprocher les soldes et éliminer les écarts dans le système d'information automatisé d'État unifié et la sécurité de l'information, vous devez :

• Demander les soldes dans EGAIS.
• Retourner les marchandises à l'entrepôt si nécessaire.

Demande de soldes dans EGAIS

Pour envoyer une demande à EGAIS sur les soldes actuels, un document est utilisé Vestiges d'EGAIS(chapitre Approvisionnement – EGAIS).

Demande de soldes selon le registre n° 1

Pour obtenir les soldes du Registre n°1 EGAIS, vous devez utiliser le document Vestiges d'EGAIS.

Créer un document, sur le signet Principal spécifier Organisation EGAIS et mettre le commutateur en position Registre n° 1.

Faites glisser le document. Le statut du document créé prendra automatiquement la valeur Brouillon.

Une demande sera envoyée à EGAIS pour recevoir les soldes. Le statut du document passera à Transféré à l'UTM.

Vous pouvez obtenir le résultat de la requête manuellement en utilisant le bouton Protocole d'échange – Faire un échange.

Restes reçus et sur le signet Reste selon EGAIS les informations seront chargées.

Allez au signet et cliquez sur le bouton Remplir les écarts. Les données sur les soldes des produits alcoolisés de l'EGAIS en IB seront ajustées conformément aux données de l'EGAIS.

Ces chiffres seront inclus dans le rapport dans la colonne Quantité (selon IB).

Demande de soldes au registre n° 2

La demande de soldes dans le registre n° 2 s'effectue de la même manière que dans le registre n° 1.

La différence est que lors de la demande de soldes pour le registre n ° 2 sous la forme d'un document Vestiges d'EGAIS sur le signet Principal l'interrupteur doit être installé Demande de soldes en mode Registre n° 2.

Signet Ajustement des soldes comptables dans ce cas ne sera pas disponible. Le document (similaire à la demande de registre n° 1) est envoyé à EGAIS.

Après avoir reçu une réponse sur le signet Reste selon EGAIS les informations actuelles seront automatiquement chargées.

Ajustement des soldes EGAIS

Les rapports aideront à vérifier les écarts dans l'équilibre des produits alcoolisés selon le système d'information automatisé unifié de l'État et notre base de données Reste dans les registres n° 1, 2, 3.

Pour générer un rapport, rendez-vous sur le lieu de travail Echange avec EGAIS — Action — Rapports EGAIS et créer un nouveau rapport.

Remplissez le champ Organisation et cliquez sur le lien Demander un rapport.

Après avoir reçu une réponse d'EGAIS, le statut du document passera automatiquement à Rapport reçu.

Le rapport devient disponible Produits alcoolisés restants.

Enregistrer. registre à décalage

Un registre est un dispositif réalisé sur des bascules pour effectuer une série d'actions avec des nombres binaires. Pour ceux qui ne savent pas ce qu'est un déclencheur, nous vous recommandons de vous familiariser avec la bascule RS la plus simple.

La fonction la plus simple des registres est de se souvenir d'un nombre et de le stocker pendant une longue période. Ces dispositifs sont appelés registres de stockage. Voici l'exemple le plus simple.

Les entrées D0 - D2 sont alimentées avec le numéro à mémoriser. Dès qu'une impulsion de synchronisation apparaît à l'entrée C, le numéro est écrit dans la bascule, changeant leur état. La figure montre un registre de stockage à trois bits. Lorsque le nombre 111 2 est appliqué aux entrées, il apparaîtra également sur les sorties directes des déclencheurs ( Q0 - Q2). Sur les sorties inversées ( Q0 - Q2) sera naturellement 000 2 . Signal R ( réinitialiser) ou remise à zéro, les bascules sont mises à l'état zéro.

Les registres couramment utilisés se composent de 4, 8 ou 16 bascules. L'image d'un registre à quatre bits sur les schémas de circuit peut ressembler à ceci.

La figure ne montre pas les sorties de déclenchement inversées et le signal R. Les registres sont toujours indiqués en lettres latines GR. Si le registre se déplace, une flèche dirigée vers la gauche, la droite ou le double est dessinée sous la désignation.

Registres à décalage ou registres à décalage.

Le registre à décalage est un dispositif composé de plusieurs bascules connectées en série, dont le nombre détermine la profondeur de bits du registre. Les registres sont largement utilisés en informatique pour convertir les codes. Parallèle à série et vice versa.

De plus, les registres à décalage sont à la base ( ALU) d'une unité arithmétique-logique, puisque lorsqu'un nombre binaire est décalé d'un bit vers la gauche, le nombre est multiplié par deux, et lorsqu'un nombre est décalé d'un bit vers la droite, le nombre est divisé par deux. Par conséquent, le plus répandu réversible ou bidirectionnel registres.

Considérez un registre à décalage à quatre bits qui convertit le code binaire série en parallèle. L'utilisation d'un code série est justifiée par le fait que d'énormes quantités d'informations peuvent être transmises sur une seule ligne. Un tel exemple est l'Universal Serial Bus, le port USB de n'importe quel appareil. Le nombre de bascules dans ce registre peut être quelconque. Il suffit de brancher une sortie directe Q3 Avec D l'entrée du déclencheur suivant, et ainsi de suite jusqu'à ce que la profondeur de bits requise soit atteinte.

Le registre fonctionne comme suit. Le premier bit d'information est entré D0. Simultanément à ce bit, une impulsion d'horloge arrive à l'entrée AVEC. Contributions AVEC tous les déclencheurs inclus dans le registre sont combinés les uns avec les autres. A l'arrivée de la première impulsion d'horloge, le niveau à l'entrée D0 est écrit sur le premier déclencheur et à partir de la sortie Q0 vient à l'entrée du déclencheur suivant, mais le deuxième déclencheur n'écrit pas, car l'horloge est déjà terminée.

Lorsque l'impulsion d'horloge suivante arrive, le niveau présent à l'entrée du deuxième déclencheur y est stocké et envoyé à l'entrée du troisième déclencheur. En même temps, le bit d'information suivant est stocké dans la première bascule. Après l'arrivée de la quatrième impulsion d'horloge, les quatre bascules du registre enregistreront les niveaux logiques qui ont été entrés séquentiellement D0.

Disons qu'il s'agit des niveaux 0110 2 . Ensuite, ce nombre binaire peut être affiché en connectant des LED aux sorties de déclenchement. Ainsi, le registre considéré est représenté dans le schéma de circuit.

On peut voir qu'il y a une flèche sur l'image conditionnelle - un indicateur qu'il s'agit d'un registre à décalage.

Considérez le fonctionnement d'un registre à décalage universel à quatre bits K155IR1(analogique - SN7495N). Voici sa structure interne.

Le registre contient quatre bascules D, qui sont interconnectées à l'aide d'éléments logiques ET-OU supplémentaires, qui vous permettent de mettre en œuvre diverses fonctions. Sur le schéma :

V2 - entrée de commande. Il sélectionne le mode de fonctionnement du registre.

Q1 - Q4 déclenchent les sorties à partir desquelles le code parallèle est extrait.

V1 - entrée pour le code série.

C1, C2 - impulsions d'horloge.

D1 - D4 - entrées pour écrire un code parallèle.

L'algorithme d'opération de registre est le suivant. Si un potentiel bas est appliqué à l'entrée V2, des impulsions d'horloge sont envoyées à C1 et des bits d'information sont fournis à l'entrée V1, puis le registre se décale vers la droite. Après avoir reçu quatre bits aux sorties des bascules Q1 - Q4, nous obtenons un code parallèle. Ainsi, le code série est converti en parallèle.

Pour la transformation inverse, le code parallèle est écrit sur les entrées D1 - D4, avec un potentiel haut appliqué sur l'entrée V2 et des impulsions d'horloge sur l'entrée C2. Puis, en appliquant un potentiel bas à l'entrée V2, et des impulsions d'horloge à l'entrée C1, on décale le code écrit, et un code série est retiré de la sortie du dernier trigger.

De par sa structure, c'est l'un des registres à décalage les plus simples.

Les registres à décalage en technologie numérique peuvent servir de base sur laquelle sont assemblés des nœuds aux propriétés intéressantes. Ce sont, par exemple, des compteurs en anneau, appelés compteurs Johnson. Un tel compteur a deux fois plus d'états que le nombre de déclencheurs qui le composent. Par exemple, si le compteur en anneau se compose de trois bascules, il aura alors six états stables. Rien n'est envoyé à l'entrée du compteur à l'exception des impulsions d'horloge. Dans l'état initial, toutes les bascules sont "réinitialisées", c'est-à-dire qu'il y a des zéros logiques aux sorties directes des bascules, mais à l'entrée D le premier déclencheur de la sortie inverse du troisième déclencheur est une unité logique. Commençons à donner des impulsions d'horloge et le processus a commencé.

La table de vérité montre clairement comment le code binaire change lorsque six impulsions d'horloge sont reçues.

N	Q2	Q1	Q0
1	0	0	1
2	0	1	1
3	1	1	1
4	1	1	0
5	1	0	0
6	0	0	0

Vous savez maintenant ce qu'est le registre et comment il peut être utilisé dans la pratique. La base de tout registre est un déclencheur. Le nombre de bascules dans un registre détermine sa capacité. Ceux qui aiment les microcontrôleurs savent que l'élément le plus important de tout microcontrôleur, qu'il soit PIC, AVR, STM ou MSP, est le registre.

La dernière fois, nous avons envisagé l'option d'augmenter les sorties du microcontrôleur à l'aide d'une puce de décodage, aujourd'hui nous envisagerons une version plus avancée sur le registre à décalage 74HC595. En utilisant un seul microcircuit, vous pouvez avoir à votre disposition 8 sorties supplémentaires, en utilisant seulement 3 pattes du microcontrôleur. Et grâce à l'extensibilité, en ajoutant un deuxième microcircuit, le nombre de sorties peut être augmenté à 16. Si ce n'est pas assez, vous pouvez en ajouter une troisième et obtenir 24 sorties à utiliser, et cette astuce peut être répétée autant de fois que vous le souhaitez. . Dans le même temps, le nombre de pattes occupées du microcontrôleur restera à 3, beauté !

Examinons donc de plus près l'affectation des broches du microcircuit et apprenons à contrôler le registre à décalage 74hc595 dans le Bascom-AVR.

Pour commencer, familiarisons-nous avec les conclusions du microcircuit, ou plutôt avec leur fonctionnalité. Ci-dessous, un extrait de la fiche technique sur 74hc595 avec la désignation des broches du microcircuit :

• Q0…Q7– les sorties qui seront contrôlées. Ils peuvent être dans trois états : un logique, zéro logique et état Hi-Z à haute résistance.
• Terre- Terre
• Q7′– sortie destinée à la connexion en série des registres.
• M- réinitialisation du registre.
• SH_CP– entrée pour les impulsions d'horloge
• ST_CP- données d'entrée "verrouillées"
• équipement d'origine– entrée qui transfère les sorties de HI-Z à l'état de fonctionnement
• DS- entrée de données
• VCC- alimentation 5 volts
  

Logique de registre

Quand à l'entrée d'horloge SH_CP un un logique apparaît, un bit situé à l'entrée des données DS lire et écrire dans le registre à décalage. Ce bit est écrit sur le bit le moins significatif. Lorsque la prochaine impulsion de niveau haut arrive à l'entrée d'horloge, le bit suivant de l'entrée de données est écrit dans le registre à décalage. Et le bit qui a été enregistré plus tôt est décalé d'un bit vers la gauche, et le bit nouvellement arrivé prend sa place. La prochaine impulsion d'horloge écrira le troisième bit, et les deux précédentes iront plus loin. Lorsque les huit bits sont remplis et que la neuvième impulsion d'horloge arrive, le registre recommence à se remplir à partir du bit le moins significatif et tout se répète à nouveau. Quelles seraient les données apparaissant sur les sorties Q0…Q7 vous devez les "épingler". Pour ce faire, vous devez appliquer une unité logique à l'entrée ST_CP.

- M réinitialise le registre, définissant toutes les sorties Q0…Q7à un état logique zéro. Pour réinitialiser, vous devez appliquer un zéro logique à cette entrée et appliquer une impulsion positive à l'entrée ST_CP. Une fonctionnalité très utile, car lorsque l'alimentation est appliquée au microcircuit, une certaine valeur arbitraire apparaît à la sortie. Lorsque vous travaillez avec un registre, cette broche doit être une unité logique.

- équipement d'origine(activation de sortie) si vous appliquez un 1 logique ici, les sorties seront dans un état HI-Z à haute résistance. Lorsque nous appliquons un 0 logique à cette entrée, les sorties seront en état de marche.

- Q7' conçu pour la connexion en série des registres à décalage.

Mais il vaut mieux voir une fois que lire deux fois =) donc regardons l'animation :

Travailler avec le registre dans le front

Lors de la maîtrise du travail avec un microcircuit inconnu, il est souvent utile de travailler sur le front, c'est-à-dire de secouer directement les jambes de contrôle, cela vous permet de mieux comprendre les principes de travail avec le sujet. Donc, en suivant la logique de travail, j'ai écrit un programme qui devra sortir le nombre binaire 10010010 à la sortie du registre

$regfile = "attiny2313.dat"
$ cristal = 1000000

Configuration portb= Sortir

Sh_cpAlias portb. 3 "pied pour les impulsions d'horloge
DsAlias portb. 2 "jambe pour la sortie de données
St_cpAlias portb. 0 "jambe pour" verrouiller "des données dans un registre de maintien

"sortie par le registre du nombre 146 (en représentation binaire 10010010)

St_cp= 0 "mettre le pied en mode enregistrement de données

Ds= 1 "définir le premier bit
Sh_cp= 0 "donne une impulsion à la sortie de l'horloge
Sh_cp= 1

Ds= 0 "définir le deuxième bit
Sh_cp= 0
Sh_cp= 1

Ds= 0 "définir le troisième bit
Sh_cp= 0
Sh_cp= 1

Ds= 1 "définir le quatrième bit
Sh_cp= 0
Sh_cp= 1

Ds= 0 "définir le cinquième bit
Sh_cp= 0
Sh_cp= 1

Ds= 0 "définir le sixième bit
Sh_cp= 0
Sh_cp= 1

Ds= 1 "définir le septième bit
Sh_cp= 0
Sh_cp= 1

Ds= 0 "définir le huitième bit
Sh_cp= 0
Sh_cp= 1

St_cp= 1 "Verrouiller les données saisies

fin

nous compilons, cousons dans le microcontrôleur ou regardons dans le simulateur et voyons notre combinaison à la sortie.

Ça marche, le numéro envoyé est apparu à la sortie du registre !

Travailler avec le registre de cette manière, bien que possible, est trop lourd et prend beaucoup de mémoire programme. Mais d'un autre côté, cela démontre clairement toute la méthodologie de travail avec ce microcircuit. Considérons une méthode plus appropriée.

Gestion du registre 74HC595 dans Bascom via la commande ShiftOut

Bascom-AVR a une merveilleuse commande pour travailler avec toutes sortes d'interfaces série DÉPLACEMENT
Cette commande elle-même décomposera le nombre en composants binaires et les transmettra séquentiellement à n'importe quelle broche du microcontrôleur, en même temps, elle peut émettre des impulsions d'horloge. Pour travailler avec des registres à décalage, c'est tout ! Syntaxe de la commande :

SHIFTOUT Datapin , Clockpin , var , option

Datapin - port de microcontrôleur pour la sortie de données

Clockpin - port de microcontrôleur pour la sortie d'horloge

Var - les données que nous voulons envoyer au registre

Option - un nombre de 0 à 3, ce paramètre sélectionne l'ordre dans lequel les données seront entrées dans le registre et le niveau actif sur la ligne Clock auquel le bit est écrit :
option=0 - le bit le plus significatif passe en premier, Horloge actif bas
choix=1 - le bit élevé passe en premier, Horloge niveau actif élevé
choix=2 - le bit bas passe en premier, Horloge actif bas
choix=3 - le bit bas passe en premier, Horloge niveau actif élevé

Dans notre cas, pour travailler avec le registre 74HC595, le paramètre option doit être réglé sur 1 ou 3.

Pour verrouiller des données dans un registre, utilisez la commande Sortie d'impulsion. Cette commande envoie une impulsion à la jambe du microcontrôleur avec une durée donnée. La configuration de la commande ressemble à ceci :

Sortons maintenant le nombre 10010001 (145 en décimal) à la sortie du registre connecté au microcontrôleur selon le schéma ci-dessus :

$regfile = "attiny2313.dat"
$ cristal = 1000000

Faible UN Commeoctets
Configuration portb= Sortir

UN= 145

gosub Hc595 "Passons au sous-programme d'envoi de données

fin

Hc595: "sous-programme d'envoi de données

Décalage portb. 2, portb. 3 , A , 1 "envoi de données pour s'inscrire
Sortie d'impulsion portb, 0, 5 "verrouillage des données
retour

Après avoir flashé le microcontrôleur, vous pouvez voir une image similaire, la combinaison de bits envoyée est définie à la sortie du registre à décalage.

Comme vous pouvez le voir, le contrôle du registre à décalage 74HC595 dans Bascom se compose de seulement deux lignes de code et ne présente aucune difficulté.

Augmentation de la profondeur de bits

EGAIS pour la restauration et pas seulement - c'est un sujet assez pertinent auquel presque tous les entrepreneurs sont confrontés, sur les étagères desquelles il y a des boissons alcoolisées. Des changements globaux dans le système EGAIS se sont déjà produits deux fois, mais je suis généralement silencieux sur les petites choses. Et maintenant, nous tous, chers collègues, sommes confrontés à une nouvelle bête sous la forme de la comptabilité blot et de l'apparition du registre n ° 3 dans EGAIS.

À partir du 1er juillet 2018, les acteurs du marché de l'alcool devaient passer à la comptabilité pièce par pièce des produits dans la version mise à jour du système d'information automatisé unifié de l'État. FSRAR a déjà publié des explications pour les entités commerciales sur son site Web ─ "Recommandations méthodologiques pour la tenue des registres de pièces dans EGAIS", mais l'introduction du nouveau système comptable a mal tourné, donc 289-FZ a donné le feu vert pour reporter le lancement des registres blot à 1er octobre 2019. En général, X-day est déjà arrivé il y a quelques semaines et cela vaut la peine de comprendre comment nous travaillons dans EGAIS 3.0

Qu'est-ce qu'EGAIS 3.0 ?

La tâche de la troisième mise à jour de l'EGAIS est de suivre chaque bouteille ou litre d'alcool depuis le moment de la production (ou dans certains cas, l'importation) jusqu'à la vente finale au consommateur final, la lutte ou tout autre type d'élimination de la bouteille par le vendeur

Chaque bouteille est marquée d'un identifiant numérique unique, qui est contenu dans le code-barres de la taxe d'accise (pour l'alcool importé) ou la marque spéciale fédérale (pour un producteur local vendant en Russie).

Tous les documents numériques du mouvement de l'alcool dans le système EGAIS doivent contenir un identifiant numérique. Cela aide l'État à suivre le mouvement de toute bouteille d'alcool et à savoir à qui et quand elle a été vendue.

Dans la nouvelle version du système d'information automatisé de l'État unifié, les formulaires d'inscription 1 et 2 (RFU 1 et RFU 2) demeurent. Le formulaire de document 1 est généré automatiquement dans le système EGAIS, pour chaque lot d'alcool, à la demande du fabricant ou de l'importateur. Il contient des informations sur chaque lot alcoolique.

RFU 2 est en fait une pièce jointe à la lettre de voiture (lettre de voiture), qui est envoyée au destinataire sous forme électronique. En d'autres termes, il s'agit d'un identifiant automatiquement attribué à chaque article de la lettre de voiture.

Le changement le plus important dans EGAIS 3.0 est le nouveau registre n ° 3 et le bloc de registre 2 pour un groupe d'alcool fort

Nous avons maintenant trois registres EGAIS

Registre n°1 EGAIS─ entrepôt, pour refléter les informations sur le lot d'alcool dans le cadre de RFU 1 et RFU 2

Registre n°2 EGAIS- la salle des courses. Il n'est plus utilisé que pour les produits génériques (bière, cidre, poiret et hydromel), ainsi que pour les hommes forts qui viennent encore avec des marques à l'ancienne. Voici des informations sur le fabricant, le nom du produit, ainsi qu'un code-barres

Et bien sûr, un orage pour tous les acteurs du marché de la vente d'alcool Registre n°3 EGAIS- ici, les informations du premier registre sont spécifiées et l'identifiant unique de chaque bouteille d'alcool est contenu. Les données de ce registre sont rattachées à un numéro de lot unique et ne peuvent en aucun cas être séparées.

Caractéristiques de la comptabilisation de la bière et de l'alcool fort

Il n'y a que deux types de produits : étiquetés et non étiquetés. Il est pris en compte par le système EGAIS et le tout puissant FSRAR comme suit :

- non marqué sur le premier et/ou deuxième registre. Le solde total des deux est l'alcool total de la salle des marchés

- étiqueté (c'est-à-dire tout alcool à l'exception de la bière, du cidre, de l'hydromel et de la poire) - n'est répertorié que sur les premier et troisième registres. Ici la situation est différente, le reste du premier registre doit correspondre exactement au reste du troisième. Si la quantité ne correspond pas, alors vous n'avez que 30 jours pour connaître la raison sinon bonjour Code Administratif

Anciens timbres dans EGAIS 3.0 ?

Si l'alcool a été produit avant le 1er juillet 2018 (et comme le dit 289-FZ, puis avant le 1er octobre), il n'est pas nécessaire de contenir une marque mise à jour. La comptabilité est tenue sur les deux premiers registres, et vous pouvez travailler avec cet alcool jusqu'à ce qu'il soit complètement hors circulation. Nous l'écrivons et l'acceptons comme nous avons l'habitude de le faire maintenant

Scanner chaque bouteille dans EGAIS

Lorsque de nouvelles marques apparaîtront sur le marché, nous devrons scanner chaque bouteille qui l'accompagne. En principe, cela ne peut pas être fait, mais ici un "resort" peut se produire, c'est-à-dire la marque sera répertoriée auprès d'une organisation, mais sera en fait située dans une autre. Si cela se produit, alors dans un court laps de temps, tout doit être réglé avec la connexion du FSRAR, ce qu'aucun entrepreneur qui se respecte ne veut faire, il est donc préférable de scanner chaque bouteille qui passe par EGAIS à l'aide d'un scanner 2D. En scannant immédiatement chaque bouteille entrante et chaque bouteille vendue, vous vous protégerez des écarts. Certes, tant qu'il y aura de vieux timbres en circulation, il y aura beaucoup de confusion.

Que faire si le tampon est endommagé ou illisible ?

Si vous avez reçu de l'alcool et constatez que la marque est abîmée ou qu'elle n'est pas lisible lors de la prise en charge, alors je vous conseille de refuser la totalité de la fourniture, sinon vous devrez soit faire acte de non-conformité, soit demander un duplicata à EGAIS, qui doit ensuite être collé sur la bouteille. Qui en a besoin ?

Comment prendre de l'alcool (EGAIS)

Une fois que vous avez scanné les marques d'alcool entrant, vous pouvez effectuer les opérations suivantes :

1) Acceptez les marchandises. L'ivrogne entre dans le registre n ° 1 avec la liaison ultérieure de la marque au registre n ° 3.

2) Acceptez partiellement les marchandises. C'est-à-dire permettre au service comptable d'établir un acte de mésentente sur les positions non acceptées.

3) Ne pas accepter les marchandises

Je publierai un peu plus tard des instructions étape par étape pour travailler dans le système EGAIS pour la restauration publique.

Quand déposer une déclaration d'alcool en 2019 ?

Les déclarations d'alcool et de bière sont déposées trimestriellement aux échéances suivantes :

• 4ème trimestre 2018 du 01/01/2019 au 21/01/2019 inclus
• 1 trimestre 2019 du 01/04/2019 au 22/04/2019 inclus
• 2ème trimestre 2019 du 01/07/2019 au 22/07/2019 inclus.
• 3ème trimestre 2019 du 01.10.2019 au 21.10.2019 inclus.
• 4ème trimestre 2019 du 01/01/2020 au 20/01/2020 inclus

En 2019, les délais de dépôt des déclarations pour les alcools et bières tombent un jour férié pour tous les trimestres déclarants, à l'exception du 4ème trimestre. Par conséquent, le dernier jour de déclaration du week-end est transféré au premier jour ouvrable.

L'EGAIS peut-il être annulé ?

L'annulation d'EGAIS est un mythe. Nous en souffrirons toujours, mais j'espère que le système sera enfin débogué et qu'il sera aussi accessible que possible aux gens. Eh bien, ou au moins arrête de mentir comme ça

Et la dernière des innovations prévues

La nouvelle année 2019 sera le début de l'introduction d'un système de contrôle expérimental pour la vente virtuelle d'alcool. Il est prévu de se dérouler par étapes :

• 2019 le début du contrôle des magasins en ligne de bière, cidre, hydromel et vin, sur des bouteilles avec marquage spécial du lieu d'origine et de la situation géographique ;
• 2020 - il sera possible de vendre de l'alcool uniquement avec une licence spéciale ;
• 2022 - tous les types d'alcool seront vendus exclusivement via EGAIS.